随着集成电路的密度和工作频率按照摩尔定律所描述的那样持续增长,高性能和低功耗设计成为芯片设计的主流。在微处理器和SoC中,存储器占据了大部分的芯片面积,而且还有持续增加的趋势。这使得存储器中字线和位线的长度也不断增加,增加了延时和功耗。因此,研究高速低功耗存储器的设计技术对集成电路的发展具有重要意义。YHFT-DX是国防科技大学计算机学院研制的一款8流出VLIW结构DSP,片上集成了1MB二级Cache,Cache的频率为300MHz。本文针对YHFT-DX的设计需要,对SRAM设计技术进行了深入研究,取得了以下成果:1、对嵌入式SRAM进行了分析和优化。本文着重于字线高电平期间位线上的放电过程,详细研究了基于复制电路和自定时电路来控制位线放电的途径,提出了一种调节位线放电时间和摆幅的有效方法。模拟结果表明,SRAM的访问时间较优化前减小了31%,功耗也降低了25%。2、研究了加速大规模SRAM模拟的方法,对所设计和优化的SRAM进行了电路模拟和版图模拟。在此基础上,分析了存储体时序建模的过程并引入Perl语言来加速时序建模。3、通过借鉴传统扫描测试的思想,采用了一种专门的扫描链测试电路结构,对待投片SRAM的一个存储体进行了流片测试。模拟结果显示,所设计的SRAM功能正确,并且在TT环境下的极限工作频率为700MHz,在SS环境下的极限工作频率为500MHz。本文所设计和优化的SRAM存储体容量为1MB,单体在TT下的延时为1.34ns,平均功耗为19.8mW。此研究为YHFT-DX微处理器的片内二级Cache的设计提供了可行的设计方案,为进一步研究如何提高嵌入式大规模SRAM的性能奠定了基础。