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随着Si基CMOS工艺尺寸进入5nm工艺节点,尺寸的进一步缩小面临着短沟道效应、量子遂穿效应、大量悬挂键成为复合中心等问题,迫切需要探索新材料作为FET的沟道层。MoS2是一种禁带宽度合适、厚度可减薄至0.65nm、表面无悬挂键、可免除短沟道效应以及电子在层内运动不存在隧穿效应的优良二维材料,作为Si沟道的替代候选材料之一近年来被广泛研究。但当前MoS2FETs的研究遇到两大难题:实验的电性能（如迁移率）远低于理论预测值,不能满足高密度集成电路对高迁移率、低功耗的要求;微机械剥离法获取的MoS2碎片难以标准化,无法适用于未来工业化大规模生产。本文针对这些问题开展相关研究工作:对栅介质进行掺杂改性,并利用等离子体对栅介质进行处理,以获得MoS2/高k栅介质界面质量的改善,提高晶体管电性能;优化MoS2薄膜CVD生长工艺,在高k栅介质上探索高质量、大尺寸MoS2薄膜生长方法以及相应晶体管的原位制备。首先,为提高器件迁移率,采用等离子体处理栅介质,改善MoS2/高k栅介质界面质量:（1）采用NH3等离子体对栅介质进行处理,利用所产生的N、NH及H离子有效钝化了栅介质内的氧空位及表面悬挂键,降低了表面粗糙度散射及库伦杂质散射,改善了界面质量;同时N的结合提高了栅介质k值,增强了介电屏蔽效应。相比于N2和O2等离子体处理的样品,NH3等离子体处理Al2O3获得了最好的界面质量,使界面态密度(Dit)从处理前的4.1×1012e V-1cm-2降低到1.3×1012e V-1cm-2,迁移率从23.8 cm~2/Vs提高到39.3 cm~2/Vs;（2）利用Al2O3与MoS2好的界面特性,将其作为界面层,设计了Al2O3/Zr O2叠层栅介质,并采用CF4/O2等离子体对叠栅介质的不同界面进行处理,通过比较相应背栅MoS2FETs的电性能发现,与CF4/O2处理Si和Al2O3表面相比,CF4/O2处理Zr O2表面的器件获得了最优的电性能:电子迁移率高达53.7 cm~2/Vs,电流开关比达到2.7×10~7,亚阈值摆幅（SS）降低到125 m V/dec。这是因为CF4/O2等离子处理Zr O2表面结合后期退火,F可同时掺入到Zr O2和Al2O3中形成Zr-F键和Al-F键,对栅介质中的氧空位具有更好的钝化效果,且栅介质合适的k值可以在增强对库伦杂质散射的介电屏蔽效应与减少SO声子散射之间获得更好的折衷。接着,为简化栅介质制备工艺,本文利用Zr O2与Al2O3的相互掺杂形成Zr AlO二元氧化物,利用原子层沉积（ALD）的非晶态Zr AlO作为栅介质,通过Al掺杂到Zr O2中减少其O空位,降低了晶体管的栅极漏电流及界面态密度,且发现当Zr:Al=1:1时,电学性能最优:载流子迁移率达到40.6cm~2/Vs（比对照样品高41%）,SS为143m V/dec,电流开关比达6×10~6;而对Zr AlO在550 ~0C退火后,发现其内部可形成具有铁电性的Zr O2纳米晶,使其兼具正电容和负电容的特性,将其作为栅介质制备的MoS2负电容场效应晶体管（NCFET）,其SS突破了玻尔兹曼限制,降低至28m V/dec,进一步利用NH3等离子体处理Zr AlO表面,使NCFET的SS进一步降低至18m V/dec,并获得近乎免回滞的特性。最后,从MoS2 FETs实用化考虑,为获得高质量、大面积MoS2薄膜,研究了CVD-MoS2的生长工艺:（1）首先在Si O2上探索了CVD法生长MoS2的硫源最佳温度为220℃,生长出了尺寸较大（40μm）、质量较好的单层MoS2薄膜,制备的相应MoS2FETs为n沟增强型器件,开关比约为10~6,阈值电压约为7.4V,载流子迁移率为2.62cm~2/Vs;（2）在（1）的基础上,采用k值较高的Al2O3为衬底介质,并采用化学酸处理修饰其表面粗糙度,以促进MoS2在其表面的成核,使MoS2薄膜尺寸从未处理时的10μm增加至20μm,且相应的CVD-MoS2 FETs的迁移率提高至12.9 cm~2/Vs,电流开关比达到3×10~6。这种方法直接以Al2O3上生长的MoS2为沟道材料制备晶体管,无需进行MoS2转移,不仅简化了器件制备工艺流程,同时也大大降低了器件退化的可能性,为实际应用中大面积制备MoS2 FETs奠定了初步基础。