高效视频编码HEVC(High Efficiency Video Coding)作为新一代数字视频压缩标准,其核心目标是要比H.264的压缩效率增加一倍。但是效率提升的同时也使复杂度大幅度增加。因此,如何降低复杂度,提高编解码速度,降低硬件资源使用,已成为研究热点。本文对整数离散余弦变换DCT(Discrete Cosine Transform),量化,CABAC解码等模块提出优化方案。具体如下:HEVC采用定点整数变换技术,其变换块尺寸最大可达32x32,如果直接实现会引入复杂的乘加运算。本文设计一种基于脉动阵列的部分蝶型算法,首先采用蝶型算法减少乘加操作次数,在其基础上偶数部分结合脉动阵列实现。脉动阵列的使用可以解决矩阵相乘结果值累加计算慢的问题,使用脉动阵列并行实现乘法操作,相邻单元之间结果值互相传递,充分节省变换时间。另外对部分乘法使用子式复用移位加减法实现,进一步降低由乘法器所带来的面积消耗。综合结果显示,优化电路可以在205MHz的频率上工作,针对4、8、16、32尺寸的32点1-D DCT变换所用周期为3、5、8、9。优化量化过程中每个参数的获得方式。量化过程中变量MF与QP%6,总移动位数TT_Shift与M、floor(QP/6)的关系,被设计成表格形式,避免求余和相除的运算,提高MF和TT_Shift的获取速度。对于偏移量f’,为了避免小数的运算,也进行了取整处理。变量的细分处理使得量化过程得到优化,综合结果显示,电路可以在223MHz的频率上工作。熵解码中数据之间的依赖性,导致CABAC解码器的数据吞吐率成为其瓶颈,并且在常规解码模块中存在很大的路径延迟。因此,本文提出一种可同时解码两个比特的CABAC解码方案,在二进制算术解码模块和上下文选择模块中插入一个管道寄存器,保存候选上下文模型,以此来减小关键路径延迟。在解码当前bin时,通过比较偏移量和解码区间的长度来判断本次解码是否为MPS符号,从而提前预知下一个bin解码的上下文和解码区间。结果显示,本文算法可在一个周期内同时解码两个bin,最高工作频率为125.5MHz。本文所有的设计通过Verilog HDL进行RTL实现,结果表明上述三个模块经改进后在不明显影响图像质量的前提下计算速度有所提升,资源面积也得到了优化。