如今IT行业日新月异，飞速发展，随之带来的是数据吞吐量的急剧升高。大数据，大存储将成为未来数据通信的主流，建立快速、大容量的数据传输通道将成为电子系统的关键。随着集成技术和互连技术的发展，新的串口技术，芯片技术不断涌现，为实现高速电路的可靠互连，满足高速率的数据传输提供了前提。出于对高速率的不断追求，高速信号在电路板上传播时，会不可避免地产生许多信号完整性问题。如何处理好这些由于高速互连产生的信号完整性问题，是如今设计者在进行高速电路互连设计时面临的一个严峻挑战，也是当前高速电路设计遇到的主要困境。本课题研究了PXIe高速背板的特性，并对其进行了信号完整性问题分析。本文中首先概述了高速电路理论和信号完整性知识，接着介绍了高速电路设计中常见的一些信号完整性问题，并对它们的形成机理进行了分析。然后介绍了PXIe高速背板的设计与仿真，对仿真结果做了详细分析。最后通过系统联调，对所设计的高速背板进行功能验证，并给出了实验结果。本文的研究重点是PXIe高速背板的设计与仿真。研究了高速电路中的信号完整性问题，并概述了信号完整性问题的分析方法。设计部分采用业界领先的EDA设计工具Cadence进行原理图绘制和PCB布局布线，仿真部分利用业界先进的Ansoft系列仿真工具，给出了仿真结果和分析总结。通过对背板的原理设计，模拟仿真和结果分析，本文总结了高速背板设计过程中遇到的信号完整性问题及其解决方法或措施。