基于CPU-FPGA异构加速平台的无损压缩解压电路设计与实现

来源 :杨东海 | 被引量 : 0次 | 上传用户:wangjian_heu
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近年来,云计算逐渐成为第三次信息技术发展浪潮的重要角色,数据中心需要处理的数据量也呈指数级增长,这将导致存储空间和网络带宽的严重不足。为缓解日益增长的存储需求并降低数据传输成本,工业界和学术界通常采用数据压缩技术来解决相应问题,然而压缩算法串行编码的数据特性严重阻碍了硬件电路多级流水线的创建,对数据压缩的效率产生了很大的负面影响。为此,针对云计算中无损数据压缩的应用场景,本文在深入分析LZ77算法和Huffman算法原理的基础上,面向硬件平台优化了无损压缩算法,并充分利用FPGA的并行计算和流水线架构优势,设计了一款高带宽全流水低延时可扩展的无损压缩解压硬件加速器。首先,本文采用以下方式实现了硬件加速器的高吞吐率:(1)在并行处理窗口的多个连续位置并行执行哈希链的构建和字符串匹配过程;(2)重新设计哈希字典结构以解决多个字符串同时访存哈希库的冲突;(3)采用流水线结构的比特流打包模块将不定长码流对齐到字节边界。其次,本文通过两种途径提高了硬件加速器的压缩比:(1)增加哈希字典的哈希链深度以存储更多具有相同哈希值的字符串;(2)提出懒惰匹配算法寻找并行处理窗口的局部最优匹配。最后,该硬件加速器在CPU和FPGA软硬件协同层面以多线程的交互方式缓解硬件延迟带来的负面影响,充分发挥了PCI-Express链路通信带宽和内存系统资源。本文采用Verilog HDL完成了硬件加速器的设计,并基于VCS&Verdi仿真平台分析了代码覆盖率和功能覆盖率。同时在Intel Stratix 10 FPGA上完成了原型验证,根据Quartus报告显示,该设计消耗了88.6k个ALM和749个M20K。本文使用卡尔加里语料库对压缩解压器进行测试,单核压缩器在250MHz的时钟频率下输入吞吐率达到4.0GB/s,压缩比为2.13,单核解压器在250MHz的时钟频率下输出吞吐率为164.5MB/s。与同类文献的硬件加速器相比较,该设计在资源效率和压缩性能上都具有出色表现,在云计算实时压缩解压业务中具有一定的应用前景。
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