随着网络通信技术的不断进步以及手持智能终端的迅速普及,信息安全成为SoC设计中必须要考虑的问题。在安全SoC的设计中,必须要考虑两个问题：首先是要具备一定的加解密功能；其次是要有完整的机制确保芯片内数据的安全。在信息的传输和处理中,往往需要进行加解密运算,因此需要芯片具有一定的加解密功能。片上的非易失存储器中,往往存储着体现产品竞争力的核心算法或者是加解密的密钥,必须有完整的机制确保这些数据的安全性。本文所设计的SoC(代号ARES)正是着力于解决这两个问题。本文的主要研究内容和创新点包括：本文基于AMBA总线协议,设计了由多条AHB总线组成的总线矩阵结构,结合支持多条总线并行访问的片上静态存储器系统,为ARES提供了高的总线带宽。本文基于基-64的蒙哥马利算法,设计了高速可配的RSA硬件加速器。提出了一种高速的模乘器流水结构和对应的可配存储结构。通过五级流水线的并行运算和存储器的灵活配置,可以高效的实现256位到2048位的RSA运算,能有效满足加解密功能需求。同时,采用了时钟关断和操作数隔离技术,有效的降低了RSA加速器的动态功耗。本文提出了一种有效的安全控制机制。利用嵌入式闪存(Eflash)断电后能保存数据的特性,提出了一种有效的JTAG开关的机制,满足正常调试功能的同时,确保了入侵者不能通过JTAG接口获取芯片内信息。结合RSA加速器和Eflash,设计了一种在支持在线更新模式下的安全机制。这一安全机制能确保从外部存储器下载芯片更新程序时的安全性。