近年来,无线通信领域的技术得到了快速的发展,在各种类型的接收机系统中,模数转换器(ADC)作为模拟部分和数字部分的桥梁,在整个系统中起着非常重要的作用。连续时间∑-△ ADC由于高精度、低功耗和内置抗混叠滤波器等优势,特别适合应用在接收机系统中,因此得到了广泛的研究和关注。本文基于TSMC 65nm工艺设计了 一种应用于零中频接收机的30MHz带宽、13位精度的连续时间∑-△ ADC。论文对比了多种不同结构ADC的实现原理和优缺点,分析了连续时间∑-A ADC的多种优势,综合考虑了系统的稳定性和功耗等因素,并经过matlab建模验证,论文最后选择了 20倍过采样、三阶、四比特量化、单环、反馈型系统架构。在电路实现过程中,充分论证了积分放大器的有限带宽和有限增益对系统的影响,并给出了合理的设计值,而且通过电容阵列修正了积分器系数的变化。为了方便后面的电路设计,在Cadence下用veriloga和理想器件搭建了系统模型,通过把每个子模块的指标代入系统模型中进行迭代仿真验证,最后确定了每个子模块的指标参数。针对环路延时问题,通过增加额外的延时补偿DAC加以修正,并且采用的多比特量化器和DAC降低了时钟抖动的影响。为了提高多比特DAC的线性度,降低DAC非线性对系统整体性能的影响,加入了一阶整形DWA算法的动态元件匹配模块。论文设计的连续时间∑-△ ADC电路最终实现了在1.2G采样频率下,对于±600mV摆幅、1MHz--30MHz带宽的输入信号,信噪比可以达到82dB,而且论文完成了相应的版图设计,并且可以满足系统的设计需求。