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当今无人机愈发普及,执行任务更加多样,使用环境越来越复杂,这对无人机信道编码的自适应性能需求越发强烈,特别是对用于控制无人机的前向链路的短码长信道编码的自适应性提出了不小的挑战,而能够兼容多种码率且具有较低硬件实现复杂度的短码长信道编码是解决这一问题的关键手段。论文中提出使用兼容多种码率的短码长LDPC码来提升信道编码的自适应性能的同时降低其实现所占用的机载资源。由于LDPC码是能够逼近香浓限的信道编码,因此码率兼容的LDPC码也同样拥有这一优异性能,但是其硬件实现难度高,且码率覆盖范围较小限制了兼容多码率LDPC码的发展。针对这一问题,论文采用改进的PEG(渐进边长增长)构造算法与准循环构造法相融合的构造算法来构造出能够兼容多种码率且硬件实现复杂度低的短码长LDPC码,并基于FPGA提出了可实现的编译码器设计方案,在满足码率兼容需求的情况下有效的减少了资源使用,对改善无人机信道编码自适应性能有着重要工程运用价值。论文首先对码率兼容LDPC码的发展现状、硬件实现情况以及其基本理论进行了概述。并通过比较码字的构造理论的优缺点,以及对兼容码率方式的分析,最终确定,采用双向D-PEG构造算法与准循环构造法联合构造出具有下三角形式的矩阵扩展型RCE-LDPC码,来实现对1/2、2/3、3/4、7/8四种码率兼容以及192 bits、288 bits、384bits、576 bits四种码长的覆盖。然后针对构造矩阵的准循环以及下三角结构,对LDPC码的编码算法进行了基于FPGA的改进,提出了基于随机存储器RAM架构的改进型编码器架构,并在此基础上实现了对上述四种码率以及码长支持的编码器,并对设计实现的编码器仿真验证。最后根据需要兼容的码率以及码长要求,结合LDPC码的译码算法分析,确定以改进最小和作为译码算法,并以此为基础完成了译码器的总体设计;在实现译码器的过程中,提出了可以有效提升译码器译码效率的超前进位加法树以及移位比较器阵列这两个功能子模块的设计方案,最终实现了具有较高译码吞吐率的并且能够支持上述四个码率以及码长的译码器,并完成了对译码器的仿真验证。