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延迟锁定环(Delay Locked Loop,DLL)作为一种时钟生成电路,相比于锁相环(Phase Locked Loop,PLL),其具有结构简单、相位误差不积累、环路稳定性强、噪声灵敏度高、输出抖动低的优点,同时还具备稳定性和运行性能不受温度、工作电压和制造过程等因素影响的特点,已被广泛用于相位同步、时钟去歪斜和多相时钟获取等领域中,成为当今超大规模集成电路(Very Large Scale Integration Circuit,VLSI)设计中不可或缺的一部分。近年来,随着集成电路技术的发展,用户对功耗、片上时钟频率、锁定时间和抗干扰性等方面需求的逐渐提升,使得工作频率范围宽、抖动小、功耗低的高性能可编程DLL电路的研发成为VLSI设计领域的研究热点之一。本文在总结其它设计的基础上,拟解决现有DLL结构的不足、拓宽其工作频率范围并提高系统抗干扰能力,以适应高性能DLL应用需求。以某国产可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的研制为背景,基于GF28nm标准CMOS工艺,采用全定制设计方法,提出一款具有工作频率范围宽、功耗低等特点的高性能可编程DLL电路结构。本文具体内容如下:首先,阐述了DLL的研究现状及发展趋势,对DLL的工作原理和性能参数做了分析讨论,并针对三大类已有DLL电路结构原理深入研究,从电路结构、适用范围的角度对比性能优劣。其次,根据系统需求,提出设计指标,构建DLL系统架构。通过加入数字移相器,提高了电路整体性能。详细分析和研究了复位、可变相移、固定相移、时钟去歪斜等主要功能。再次,基于对DLL电路功能和设计指标的分析,详细阐述各功能模块电路的设计过程,并完成电路的前仿真,验证其功能正确性。最后,对所提出的可编程数字DLL结构进行版图布局设计和后仿真,并对前、后仿真结果进行了分析和比较。仿真结果表明,在1.0V标准工作电压下,延迟精度92ps。可管理的时钟信号频率范围为19MHz~500MHz,系统总功耗仅为15.42mW,总体布局面积为432μm×144μm,其性能指标完全满足FPGA芯片的系统需求。本文的研究创新点如下:(1)通过分析现有几种延迟单元的原理和优缺点,提出一种使用交叉耦合负载的全差分结构延迟单元。该结构提高了延迟线对电源和衬底耦合等环境噪声的抗干扰能力,同时保证获得较大的输出摆幅和更陡的信号边沿。采用差分时钟有助于减少输出时钟的抖动和占空比失真,从而比单端信号产生更低的功耗、拥有更快的速度。(2)以提高DLL系统输出时钟的灵活性为目标,提出了一种应用于高性能DLL的可配置全差分结构等占空比整数半整数分频器。基于周期插入的思想,采用差分时钟信号周期插入及脉冲展宽的方法,设计了一种互锁的差分电路结构。相比于传统方法分频器,本分频器具有工作频率范围宽、抗干扰性好、可实现等占空比等优点。