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演化硬件（Evolvable Hardware，EHW）将演化算法（EvolutionaryAlgorithm，EA）与可编程逻辑器件有机结合，能根据环境的变化自动、实时地调整其内部结构，以适应内部条件（如局部故障）和外部环境的变化，为有效设计新型仿生电子系统带来了新的突破。目前，EHW面临着难以演化大规模电路以及系统可靠性问题，本文通过搭建自演化系统平台对组合逻辑电路演化进行研究，探索复杂组合逻辑电路演化方法以及选择性三模冗余系统的演化设计方法。本论文主要研究内容为：（1）分析了EHW技术的研究现状和存在问题，介绍了系统硬件平台Virtex-5ML507开发板的结构特点以及基于FPGA的嵌入式系统的开发工具和设计流程。（2）给出了基于Virtex-5的自演化系统的总体设计方案，实现了虚拟可重构电路（VirtualReconfigurable Circuit，VRC）和可演化模块的设计、可演化IP核的定制与添加以及自演化系统的软件设计，并以2位乘法器为例对自演化系统进行了验证。（3）针对EHW难以演化出大规模复杂组合电路的问题，研究了基于输入输出分解的分区分阶段并行在线演化机制。给出了该演化机制的原理以及相应的软、硬件系统设计，并以3位无进位加法器、2位乘法器和con1等组合逻辑电路为例，对其性能进行了评估。实验结果表明，该方法可以有效地加快演化速度，演化出多达21个输入的组合逻辑电路。（4）为了兼顾系统硬件资源消耗和可靠性，研究了选择性三模冗余（Selective Triple ModularRedundancy，STMR）系统的演化设计方法。给出了系统的总体设计方案，并以4个MCNC基准电路为例，在自演化系统平台上通过模拟注入故障的方式对其进行验证。结果表明，该容错策略不仅可以实现硬件资源消耗与系统可靠性二者的优化设计，而且相对于TMR容错策略，STMR容错策略可在可靠性相同的情况下，面积开销最大节省63%。