随着数字集成电路的特征尺寸步入纳米阶段，芯片集成度大幅增加，导致了芯片测试向量大大增加，测试时间明显增长，对测试设备的要求也越来越高。芯片测试已经成为集成电路设计生产制造链中最具挑战性的环节之一。传统可测性设计多采用增加测试管脚数目的方法来缩减测试向量数目并缩短芯片测试时间。而芯片管脚数目增多导致芯片面积开销大大增加。因此传统可测性设计无法同时优化芯片测试时间和芯片面积。基于上述问题，为适应芯片生产测试设计的需求，如何在限定测试管脚数目情况下，有效降低测试向量数目，缩短测试时间成为目前可测性设计中的主要挑战。本论文针对上述问题开展研究工作，围绕业界广泛使用的扫描测试方法，对扫描测试原理进行了细致研究。本论文基于在测试管脚数目不变的前提下增加扫描链数目来降低测试时间和测试向量数目的思想，提出了一种扫描测试设计的优化方案：压缩扫描设计。压缩扫描设计是通过对各种压缩电路结构的研究，在传统扫描设计中加入测试向量解压缩电路和压缩电路，构建新的扫描测试结构，使芯片内部扫描链数目大于甚至成倍于芯片测试向量输入管脚数，有效的缩短了测试时间。同时优化压缩扫描设计流程，尽可能减小因引入额外测试电路带来的芯片面积的开销。以极小的硬件开销完成了测试成本的大幅降低。本方法成功应用于北京工业大学嵌入式系统重点实验室研发的一款基于SMIC0.18μm工艺下的电力载波通信芯片BES3801的可测性设计，完成了芯片压缩扫描设计的逻辑设计和逻辑综合实现。通过与传统扫描设计方法得到的结果进行比较，该设计在芯片综合面积几乎不变的前提下，将测试时间降低了37.3%，测试向量总量降低了33%。实验结果证实，本论文中提出的压缩扫描设计方法，在不影响芯片生产成本的基础上，可以有效的降低芯片的测试时间和测试向量数目。本文结合实际项目设计，成功应用压缩扫描设计，形成一个可测性设计的新流程，有效的解决了固定测试管脚数目下，测试时间过长和测试向量总数过多的问题，对芯片测试设计有一定的借鉴和参考意义。