在当前电信系统、铁路通信系统的传输网络中存在大量E1等时分复用系统的标准速率接口,利用现有这些丰富的低速率El通道资源采取时分复用的方式承载以太网业务具有很强的应用价值和现实意义。而利用低速的数据通道传输高速以太网数据,首先需要解决的问题就是速率的适配问题,本文提出了一个基于Cyclone系列FPGA配以PHY芯片和大容量的外部SRAM的速率适配器设计方案。PHY芯片管理以太网数据在物理层的收发,外部SRAM作为高速数据和低速通道之间的缓冲区,而FPGA则作为整个系统数据的管理控制核心。本文中首先给出了适配器的主要组成部分的原理图设计,并着重介绍了FPGA的内部各功能模块设计。通过合理的配置物理层芯片,使得来自双绞线上的标准编码经过标准的MII接口向MAC层传输,反之也将MII口接收到的数据经过编码等处理后发往双绞线。设计的难点在于必须保证数据在25Mbps速率的MII接口和2.048Mbps速率的E1接口之间无差错的传输,而高速率数据经由低速率通道传输时必然存在数据缓存的问题,方案中通过使用由FPGA控制的大容量的外部SRAM来缓存数据,除此之外FPGA还通过MII接口和PHY之间收发数据,对从MII口接收到的以太网数据进行4/8变换、HDLC成帧、并串转换最终以2.048Mbps的串行数据发往接收端；对接收到的2M串行数据进行同步时钟提取、串并转换、HDLC解帧、8/4变换并通过MII口发往PHY。在完成全部的软硬件设计后,对适配器进行了调试和验证。通过在两个适配器之间建立2.048Mbps速率的数据通道,两台电脑通过适配器成功进行了数据的传输,速率适配器之间通过2.048Mbps的低速通道透明传输了高速的100Mbps以太网数据。