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SOI(Silicon On Insulator)高压集成电路因其隔离性能好、漏电流小、速度快、功耗低和抗辐照等优点已成为功率集成电路(Power Integrated Circuit,PIC)重要的发展方向。SOI横向高压器件是SOI高压集成电路的核心和关键,受到了国际上众多学者的研究。但是,由于受到纵向耐压的限制,当前真正进入实用阶段的器件结构,其击穿电压还没有超过600V,从而限制了SOI技术在千伏级高压集成电路中的应用。此外,在设计方面,当前所沿用的设计理论仍然是体硅的RESURF判据,但事实上,SOI器件结构上的特殊性使其RESURF效应和体硅器件有较大差异,这一点在设计中却往往被忽视。 本文围绕SOI高压器件的耐压问题,从理论模型和器件结构两方面展开创新研究。首次提出了两项耐压理论:S-RESURF(Single REduced SURface Field)高压器件全域耐压模型和D-RESURF(Double REduced SURface Field)高压器件统一耐压模型,设计了两种新结构器件:埋氧层固定电荷结构(Step Buried Oxide fixed Charge,SBOC)和局域电荷槽结构(Charge Captured Trenches,CCT),并进行了部分实验。 两项耐压理论是: 1) SOI S-RESURF高压器件全域耐压模型。提出均匀、阶梯和线性漂移区的SOI S-RESURF高压器件全域耐压模型,导出包含耗尽区电荷共享效应与埋氧层电场调制效应的SOI S-RESURF判据。基于电势分解法求解二维Poisson方程,得到了任意漂移区横向杂质分布的SOI S-RESURF器件在全耗尽和不全耗尽情况下的二维电势和电场分布全域解析模型,然后将其应用于均匀、阶梯和线性漂移区结构的分析,给出了最优浓度分布的理论公式和最小阶梯数判据。最后,在此理论指导下,在3μm顶层硅、1.5μm埋氧层的SOI材料上成功研制了耐压为250V,导通电阻为1.6Ωmm~2的二阶掺杂SOI LDMOS,其耐压比相同结构的均匀掺杂漂移区器件提高了57%,而导通电阻下降了11%。 2) SOI D-RESURF高压器件统一耐压模型。提出均匀、阶梯和线性掺杂SOI D-RESURF高压器件二维耐压解析模型,构成了系统的SOI D-RESURF统一耐压理论,并首次给出了普适于所有双层漂移区器件的SOI D-RESURF判据。首先借助P-top结深因子,把D-RESURF器件等效成阶梯S-RESURF器件,进而建立了具有均匀、阶梯和线性掺杂P-top层的SOI D-RESURF器件的二维势场分布模型,然后借助该模型对器件耐压特性进行了深入分析,首次定量研究了D-RESURF器件比S-RESURF器件耐压略微降低的机理,建立了浓度优化区DOR(Doping Optimal Region)。并首次得到了阶梯和线性掺杂P-top层浓度分布的理论优化公式,提出了最优P-top层阶梯数判据,为SOI D-RESURF器件的设计提供理论依