论文部分内容阅读
直接数字综合器(Direct Digital Systhesizer,DDS)具有比锁相环(Phase-LockedLoop,PLL)更突出的优点:更快的频率转换时间、亚赫兹频率分辨率、输出相位连续和低相位噪声。其突出的性能使得DDS在信号发生器、基站调制器、医学成像、相控雷达、调频通信、声纳系统、软件无线电等领域广为应用。DDS相关技术已成为当今频率合成技术研究的核心。目前国外的公司例如Analog Devices公司和Qualcomm公司已经推出了工作频率达到1GHz的DDS芯片,而国内还没有自行研制的商用芯片。因此,设计出具有自主知识产权的高性能DDS芯片具有重要的理论和现实意义。本文在研究了DDS相关理论和实现技术的基础上,实现了高性能、实用化DDS数字部分的ASIC设计。课题研究的主要内容及创新如下:1:深入研究了DDS的基本原理,总结了常用的压缩ROM的算法。2:深入研究了DDS输出频率杂散和噪声的来源,并着重分析了相位截断和有限位量化对输出信噪比的影响,并在具体设计中运用加扰技术减小杂散和噪声。3:研究了常规的Taylor级数近似算法,提出了一种改进型Taylor级数线性插值算法。该改进型Taylor级数线性插值算法在保持信噪比的情况下将ROM压缩比由原来的757:1提高到1243:1,ROM的面积减小了近40%。4:采用Matlab对算法建立基于改进型Taylor级数线性插值算法的仿真模型,对系统输出信号的信噪比进行验证;结合ModelSim和Matlab各自的优点,对实现的改进型Taylor DDS进行系统级验证,大大缩短了模拟验证的时间。5:基于标准0.18um CMOS工艺,设计了可实现四种常用工作模式的DDS数字逻辑部分。模拟验证表明,该DDS工作频率达310MHz,输出采样信号信噪比大于110dB。整个DDS数字部分等效门数为13K,功耗小于100mw,满足了设计要求。