低密度奇偶校验码（LDPC码）是继Turbo码后信道编译码领域又一重要进展，自从上世纪60年代提出和90年代被重新发现，其以接近Shannon限的优异性能和较低的译码复杂度一直受到编码研究者的热衷。目前，LDPC码已被DVB-S2、WiMax系统等做为编码标准，也已被4G通信作为重点关注的纠错编码方案，应用前景甚为广阔。本文以LDPC码译码算法为重点，在分析两类经典译码算法的基础上，提出了一种改进的基于循环检测的硬判决译码算法，并结合硬件FPGA设计了NMS算法的译码器。本文所作详细工作如下：第一：在讨论了LDPC码基本概念原理同时，对LDPC码编码方案及其复杂度分析，并就LDPC码构造方案进行了比较，仿真分析（非）规则码的性能以及校验矩阵H中四环对码性能的影响。第二：就译码纠错性能和复杂度两个方面，重点研究了LDPC码两类译码算法，对硬判决算法（BF算法，WBF算法，MWBF算法，RRWBF算法）和以BP算法为基础改进的几种软判决译码算法（对数域BP算法，MS算法及归一化最小和NMS算法和OMS算法）进行详细分析比较，并在此基础上提出一种基于“循环检测”的NBF/LD硬判决算法，并对此算法和其它硬判决译码算法比较，仿真表明该算法在运算复杂度不是很高的情况下译码性能改善明显。第三：基于FPGA译码器的设计，综合考虑逻辑资源与时钟频率，选择采用部分并行译码方式，设计了NMS算法的译码器。分析影响NMS算法的各种参数，给出了译码器各结构模块实现方案，运用Verilog语言编写各模块，最终通过Quartus II开发平台进行功能时序仿真验证，满足了设计要求。