锁相环是现代超大规模集成电路中必不可少的一个模块，是现代时钟电路的重要组成部分，几乎所有的数字集成电路的片内高速时钟都是由锁相时钟电路来提供的。时钟信号是数字集成电路中的关键信号，它在模块间相位偏移及传递的延时是判断时钟分布质量好坏的重要依据。随着集成电路朝着片上系统方向的发展，工艺尺寸的不断缩小，以及芯片面积的不断增加，从而导致芯片内部各模块间的互连延迟导致信号延迟的积累的现象愈加明显，甚至引起由于时序错误而导致的电路功能异常。在传统的锁相环中锁定相位的精度与锁定的时间是一个相悖的设计指标，为此必须折衷考虑两个参数的要求。为了解决这一问题，论文中设计了一款快速锁定的锁相环，在保证精度不变的条件下，加速其锁定时间。论文首先介绍了锁相环电路的组成结构以及基本原理，并分别对于常见的电荷泵锁相环和数字锁相环详细分析了其中各个模块的功能、数学模型和传输函数，同时也指出了其中的非理想因素。其次，在深入的理解了锁相环的原理后，设计了一款可以快速锁定的高速锁相环。在设计部分中采用了模块化的设计方式，首先对环路的整体进行一个总体的模块化设计，再分别对于分频器、鉴相器、可逆计数器、压控振荡器进行了电路设计。介绍了组成各个模块的基本电路的结构与原理，并采用0.6μm标准CMOS工艺模型，应用Cadence Spectre对各个模块进行仿真验证。最后根据满足设计要求的各器件参数，进行版图的绘制，并进行电学检查和电路匹配。该论文的创新点主要体现在以下三方面：1.传统的锁相环在其锁相精度和锁定时间之间需要有一定的取舍和设计重点。在设计中优化了上述问题，根据误差频率相位的范围不同对应调整的步长也不同，这样同时保证了锁相环的精度和速度，并且除了振荡器之外的电路都应用数字电路来实现，也保证了电路的稳定性。2.鉴相方式的拓展应用。传统的锁相环通常只是单一的鉴别外部时钟信号与芯片时钟的相差与频差，而该芯片中的鉴相器针对不同的频率范围进行鉴相，用来判断误差相频的大小。该鉴相方式可以针对不同的误差范围，对相频进行调整，从而达到加速锁定的作用。3.针对鉴相器的不同输出范围，设计了一款与之相匹配的可逆计数器，对于误差范围的大小不同，计数步长不等。该设计中的可逆计数器是基于普通的加/减计数器（UP/DN counter）组合而成的二进制权值可变式可逆计数器，其设计目的使其输出的二进制数字信号，转换为压控振荡器的控制电平，从而改变压控振荡器输出频率。