在当前的集成电路产业发展中,得益于半导体制造工艺随着摩尔定律的不断发展,集成电路的制程从28nm向7nm甚至5nm和3nm不断推进。集成度的提高使得复杂集成电路的物理设计的时序收敛难度相应提高。如何在物理设计流程中使静态时序分析的结果更为精确,使结果与实际物理特性更吻合,并兼顾完成物理设计全流程所需的时间及算力资源,成为了芯片设计的关键内容之一。论文基于TSMC的7nm工艺下一款ARM架构Cortex-A55的CPU芯片部分模块,该设计规模约为93万个标准单元,最高工作频率为2.198Ghz。使用Cadence公司的布局布线工具Innovus完成物理设计和时序分析,随后使用时序签核工具Tempus对时序结果进行了分析。论文的主要工作包括:（1）基于综合和映射后生产的网表,选用TSMC 7nm工艺,完成了该CPU模块的物理设计流程及时序分析优化方案。（2）基于统计学片上偏差的分析方式,采用基于路径的静态时序分析技术PBA,完成该CPU模块的时序分析与仿真验证。仿真结果表明,使用PBA技术的静态时序分析结果在时钟树综合前阶段的最差违例路径时序裕量为-0.963ns,优于GBA方式下的目标值-1.058ns。最差十条时序违例路径总时序裕量为-9.583ns,优于GBA方式下的目标值-10.506ns,满足设计要求。（3）在该模块物理设计的现有流程基础上,通过调整不同阶段的时序分析方式,修复设计规则违例,以及优化时序分析结果,使得关键路径上的时序裕量有所增加。在时钟树综合前阶段的时序分析中使用PBA方式,将WNS从-0.041ns优化为-0.033ns,优化量19.51%。将TNS从-34.8521ns优化为-9.1132ns。优化量73.85%。在时钟树综合后阶段的时序分析中使用PBA方式,将WNS从-0.063ns优化为-0.047ns,优化力度25.40%。将TNS从-97.308ns优化为-85.631ns,优化力度12.00%。在布线后阶段的时序分析中使用PBA方式,将WNS从-0.049ns优化为-0.045ns,优化力度8.16%。将TNS从-56.973ns优化为-53.163ns,优化力度6.69%。对布线后阶段PBA方式下筛选出的真正时序违例路径进行ECO修复,WNS优化后的结果为-0.004ns,满足设计要求。论文针对CPU模块的物理设计中使用PBA方式的时序分析方法,对PBA方式的尚存缺陷提出了优化方向,论文结果对数字IC物理设计的精准时序优化与分析具有一定的工程参考价值。