深亚微米工艺技术和基于IP核复用的系统芯片(SoC)设计技术给集成电路的设计和测试带来了很大挑战,大大增加了测试的难度和成本。BIST能最大程度地把测试过程集成在待测芯片内,已经成为解决芯片测试难题和降低测试成本的主要手段。一般而言,芯片的测试功耗要远大于正常工作功耗,而BIST的广泛应用给低功耗测试提出了新的挑战。本文在分析BIST结构和功耗模型的基础上,针对test-per-scan和test-per-clock两大BIST类型,研究相应的低功耗BIST测试方法,设计和改进可测性设计电路,研究合理的测试策略和测试矢量生成技术,以使所设计芯片满足测试时功耗限制的要求。对于test-per-clock结构来说,降低测试功耗的主要办法是进行测试向量生成的优化设计。通过分析可以发现LFSR种子选取对降低测试功耗有重要意义,而测试向量中存在的无效测试向量,对于降低测试功耗也有很好的启发作用。本文采用模拟退火算法较好地解决了优化种子的选取和测试矢量的优化分组问题,基于该方法的低功耗BIST设计方案如受控LFSR技术、跳转逻辑的低功耗矢量生成技术等经实验验证能够有效地降低测试时的功耗。针对测试时对功耗影响较大的输入,本文研究了基于“Heavy inputs”的低功耗设计结构,讨论了如何在保证故障覆盖率的前提下,利用概率理论优化和减少这些输入引起的翻转,从而达到低功耗测试。本文针对test-per-scan中的功耗问题,讨论了几种解决test-per-scan功耗的基本方法,如增加MUX和改进扫描单元电路,减少在扫描中引起的被测电路的翻转;改进时钟扫描电路,减小向量移入时的功耗和时钟树功耗等。基于数据流图,本文提出了降低功耗的算法,该算法通过对待测电路中时序逻辑的可观测性和故障覆盖率之间的关系进行建模,然后采用划分待测电路数据流图的方法降低测试功耗。在模块级低功耗设计的基础上,本文提出了一种针对系统芯片(SoC)用于降低内建自测试(BIST)峰值功耗的调度算法。它通过调整BIST周期和启动时间来避免过高的峰值功耗。论文最后对研究成果进行了总结,指出其不足并展望了未来的研究思路。