随着集成电路规模的扩大及其应用的推广，迫切需要缩短设计时间，降低设计难度。高层次综合(HLS)系统就起着这样的作用。但是由于综合器综合得到的电路网表不一定能达到设计者的设计要求，所以需针对给定的速度要求，对综合得到的时序电路进行速度优化。优化的方法大致可分为两类：(1)组合优化方法，即将组合电路的优化方法直接用于时序电路。(2)重定时，重定时在保证功能不变的前提下，通过移动时序元件的位置和改变时序元件的个数来优化同步时序电路的速度、面积和功耗。 Leiserson和Saxe于1983年提出了利用重定时优化同步时序电路，并于1991年对重定时优化算法做了全面的总结。近年来，重定时技术被应用于电子设计自动化的各个领域中。遗憾的是，以前提出的重定时算法不能很好地与组合优化方法结合起来。而实际的电路优化系统应该将重定时算法与其它组合优化方法结合在一个优化流中，充分发挥二者的优势。本文提出一种新的重定时算法，可以与其它组合优化算法很好地结合。 当给定设定的时序约束条件，如目标时钟周期时，利用重定时优化可以消除时序冲突，我们称此重定时优化方法为时序调整策略。有效重定时的判定算法是重定时优化的关键，因此也是时序调整策略的关键。在时序调整策略中，有效重定时的判定算法主要分为两类，一类是基于图中最小权路径算法的有效重定时的判定算法，另一类是基于简单重定时的有效重定时的判定算法。本文在基于简单重定时的基础上提出了一种重定时算法FAM，此算法的时间计算复杂度较经典算法FEAS有所改善。 本文对重定时算法进行了深入研究，目的在于消除同步时序电路的时序冲突，从而缩短集成电路的设计时间。