随着集成电路特征尺寸的不断缩小，传统的基于平面工艺的芯片加工与制造技术开始感受到纳米极限带来的挑战。在此背景下，基于硅通孔（Through Silicon Via，TSV）的三维集成电路（3D IC）由于具有更高的集成密度和异质集成能力而开始受到大家的关注，并逐渐成为研究热点。然而，在设计三维集成电路的过程中，将面临两个主要的挑战：首先，不同于传统二维芯片，三维集成电路需要将单元合理地划分到各个晶片层（Tier）中；其次，商业EDA工具无法支持完整的三维芯片的RTL-to-GDSII设计流程。　　HEVC（High Efficiency Video Coding）是集成当前最新研究成果的视频编码标准，其运动估计模块具有最大的计算复杂度。使用传统的平面工艺实现HEVC运动估计电路，将导致巨大的芯片面积和功耗开销。本课题利用基于硅通孔的3D IC技术，对HEVC运动估计电路进行设计优化，并主要针对三维 HEVC运动估计电路的划分方法和RTL-to-GDSII设计流程两个方面进行研究。　　本课题首先通过对HEVC运动估计电路的结构分析，提出了针对PE（Processor Element）阵列的基于规整拓扑结构的划分策略，以及针对SRAM缓存的基于宏单元的划分策略。综合这两个划分策略，提出了两层堆叠，三层堆叠和四层堆叠的三维HEVC运动估计电路划分方案，这三种划分方案都能够有效减小互连线长度，并均衡各晶片层的面积。　　接着，本课题对硅通孔和凸点（Bump）单元进行了物理模型的设计，并提出了一种适用于3D IC的RTL-to-GDSII设计流程。该流程使用定制脚本对商业EDA工具进行功能扩展，使其能够完成三维电路综合，三维电路布局，层间接口同步，多层联合时钟树综合和多层联合时序验证等步骤。　　最后，本课题基于所提出的划分方案和设计流程，并使用SMIC65 nm工艺，实现了二维 HEVC运动估计电路和不同堆叠方式的三维HEVC运动估计电路的版图设计。结果显示，两层堆叠、三层堆叠和四层堆叠的三维 HEVC运动估计电路，相比其二维电路分别减小了50％、50%、75%的占用面积，0.2%、7.7%、15.9%的总线长，2.4%、18.3%、25.2%的平均线长和0.4%、10.8%、17.3%的功耗。