近年来随着生活水平的显着提高,人们对移动式电子设备的性能提出了更高的要求。作为芯片的核心单元,中央处理器（Central Processing Unit,简称CPU）变得越来越重要。但是,一方面由于MOS晶体管达到了物理极限,另一方面由于以ARM等公司为代表的CPU厂商收取越来越高的专利费,CPU的发展进入了瓶颈期。RISC-V（Reduced Instruction Set Computer fifth edition,第五代精简指令集）是2014年由D.Patterson领导的团队推出的一种指令系统,它具有短小精悍,便于扩展,易于实现,且完全开放等特点。因此随着人工智能行业的蓬勃发展,人们开始研究基于RISC-V的CPU加神经网络加速器的架构来提高处理器的算力。然而由于用ASIC实现神经网络,每个版本都需要根据需要进行定制,导致其设计的成本高,又由于用FPGA实现神经网络,在板子烧完后整体电路就确定了,导致灵活度低且价格昂贵,因此使用RISC-V内核加上可以实现神经网络指令的协处理加速器的架构无疑是最佳的选择。本文致力于设计一款基于RISC-V的神经网络加速器。本文首先介绍了RISC-V的架构和指令的扩展原理以及方法。然后在蜂鸟E203内核的基础上扩展了具有卷积神经网络功能的加速器,加速了指令的运行。其中,加速器改变了传统CPU的数据移动形式,使用了脉动阵列、数据复用等方法,提高了数据的并行度,减少了数据流在处理单元与内存之间的反复移动。为了实现数据复用,本文还使用了权值复用的方法降低了加速器对内存的访问。最后在Vivado平台下,对加速器的每个模块及整个系统都进行了仿真与验证,同时分析了系统使用到的硬件资源并生成了版图。结果显示对于卷积计算,使用加速器的架构比未使用加速器的架构快4.1倍。对于激活和池化计算,使用加速器的架构比未使用加速器的架构快1.3倍。同时资源消耗表显示加速器约占整体系统的40%。功耗表还显示系统的动态功耗占65%,为0.142W,其中MMCM（混合模式时钟管理器）和BRAM（块随机存取存储器）占用了大部分功耗,分别为0.119W和0.011W,而静态功耗则使用了剩下的35%的功耗,为0.076W。