【摘 要】
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针对现有Δ∑延时锁定环中调制器的功耗问题,提出一种基于类分数分频的Δ∑延时锁定环的设计方法。通过使用分频器,降低Δ∑延时锁定环中调制器、电荷泵、相位选择器等模块的
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针对现有Δ∑延时锁定环中调制器的功耗问题,提出一种基于类分数分频的Δ∑延时锁定环的设计方法。通过使用分频器,降低Δ∑延时锁定环中调制器、电荷泵、相位选择器等模块的工作频率,由此减小设计难度,并解决了传统结构中的调制器功耗和相位切换的毛刺问题。同时采用自参考多相时钟和FIR噪声滤除技术解决了使用分频器造成的相位模糊以及量化噪声的恶化问题。测试结果表明,该结构可以在基于低频Δ∑调制中实现低于1ps的时域分辨率,并且获得与传统结构相当的时钟抖动性能。
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