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分析AES算法原理，构建基于FPGA的硬件实现框架，描述数据加解密单元和密钥扩展单元的工作机制和硬件结构，引入核心运算模块复用的设计思想，在不影响系统效率的前提下降低芯片资源的使用率，并对该系统结构进行了芯片级的验证。实验结果表明，在38MHz工作频率下，该系统的处理速度为405Mb／s。
基于硬件的AES算法
【摘 要】
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分析AES算法原理，构建基于FPGA的硬件实现框架，描述数据加解密单元和密钥扩展单元的工作机制和硬件结构，引入核心运算模块复用的设计思想，在不影响系统效率的前提下降低芯片资源
【机 构】
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乐山师范学院物理与电子信息科学系
【出 处】
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计算机工程
【发表日期】
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2008年20期
【基金项目】
：
四川省教育厅科研基金资助项目（20068074）
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