【摘 要】
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传统遗传算法在演化数字逻辑电路时表现为演化速度缓慢且极易陷入局部最优解,而且易出现早熟收敛现象.针对上述问题,给出一种基于遗传算法的多目标进化算法,即强度Pareto进化
【机 构】
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桂林电子科技大学电子工程与自动化学院,桂林航天工业学院,桂林电子科技大学广西自动检测技术与仪器重点实验室
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传统遗传算法在演化数字逻辑电路时表现为演化速度缓慢且极易陷入局部最优解,而且易出现早熟收敛现象.针对上述问题,给出一种基于遗传算法的多目标进化算法,即强度Pareto进化算法2（SPEA2）用于数字逻辑电路的进化设计.演化平台以虚拟可重构电路为电路基础,FPGA为实现载体,利用Microblaze软核实现该算法对目标电路的演化操作.通过两位乘法器电路证明了所给出算法的全局搜索能力,且能够有效地减少搜索到全局最优解的迭代次数,并在一定程度上优化演化电路的规模,提高设计效率.
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