【摘 要】
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为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的QC-LDPC码构造方法,并通过
【机 构】
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西北工业大学明德学院电子信息工程系,陕西省通信管理局
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为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的QC-LDPC码构造方法,并通过构造校验矩阵设计出了几种高码率码型,仿真结果表明该码在中、长帧长时性能优于相近参数的传统QC-LDPC码;针对该码型设计了一种基于随机存取存储器（random-access memory,RAM）的编码器硬件架构,通过存储地址指针实现对校验矩阵的存储,使得编码器能灵活地实现变码率和变帧
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