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本文提出一种针对准循环低密度奇偶校验(QC-LDPC)码的双修正型最小和积译码算法，设计了一种基于FPGA平台低资源占用率、短处理时延的QC-LDPC译码器，并分析了该译码器的译码性能、资源占用率、处理时延等性能，该译码器在不增加实现复杂度和难度的情况下，能有效减少译码迭代过程中的信息损失，提高译码性能。