摘 要：本文给出了一种基于FPGA的等占空比任意整数的分频器设计方法。首先简要的介绍了整数和半整数分频的原理，在此基础上给出了一种等占空比任意整数分频器的方法。在文中给出了N_in=5时的分频仿真设计结果，证实本设计方法的正确性和可行性。
　　关键词：等占空比；任意整数；分频器
　　1 引言
　　分频器是数字集成电路和FPGA设计的基础，是使用效率非常高的设计。在数字电路设计中，经常会遇到分频器的设计。对于偶整数分频器的设计非常简单，但是对等占空比的奇分频实现较为困难。本文通过在设计非等占空比的基础上，经过二分频设计出等占空比的奇分频器，并将器与偶整数分频器巧妙结合称可以实现等占空比任意整数的分频器设计。
　　2 基本设计原理
　　2.1 偶整数分频器设计
　　由于偶整数的半分频仍为整数，所以设计比较简单。从数字电路的角度来看，单极D触发器便可实现2分频器的设计。即只要将D触发器的反相输出与输入相连接，便可在输出端输出时钟信号的2分频信号。最一般的设计是采用模N计数器和2分频器组合实现等占空比偶整数分频器。
　　2.2 半整数分频器设计
　　半整数分频器的分频系数为N—0.5，其电路可由一个异或门，一个模N计数器和二分频器组成。其中，模N计数器可以设置成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。
　　半整数分频器的特点就是当二分频的输出q发生跳变的外部输入时钟clk周期里，模N计数器的状态变化了两次，从原本需要N個clk才能完成的计数循环减少了0.5个clk，使模N计数器变成了（N-0.5）计数器，得到半整数输出。
　　3电路实现
　　通过上面的偶整数和半整数的原理介绍，我们可以看到两者的区别主要就在于半整数分频器设计中输出信号的反馈回来和时钟信号异或。所以我们可以设计这样的一个电路，通过外部的控制信号来选择当前所需要的分频类型是偶整数分频还是奇整数分频，从而控制输出信号与输入时钟信号的异或结果。即当选择偶整数分频时，异或结果仍为输入时钟信号，反之为输出信号与输入时钟信号的异或。图3.1所示为电路的原理框图。
　　图 3.1
　　4分频器的实现和仿真测试
　　根据图3.1所是的电路原理框图，采用VHDL硬件描述语言设计一个预置的模N计数器，构建相应的顶层原理图。将顶层原理图进行时序仿真，结果如图4.1，4.2所示，分别为N_in=5时的10分频和9分频的仿真结果。
　　图4.1 10分频的时序仿真波形
　　图4.2 9分频的时序仿真波形
　　5结束语
　　本文巧妙的将整数分频器和半整数分频器组合，构成等占空比任意整数的分频器设计。仿真结果与设计的要求相符合。在特殊的场合中，这种等占空比的任意整数分频电路是很重要的。
　　参考文献：
　　[1]侯伯亨，顾新. VHDL硬件描述语言及数字逻辑电路设计[M].西安：西安电子科技大学出版社，1999.
　　[2]汪虹， 李宏.基于 FPGA 的等占空比任意整数分频器的设计[J].现代电子技术，2005.
　　[3]邓玉元， 吴琼.数字电路中等占空比分频器的实现[J].现代电子技术， 2006.