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为了实现简易电子钟的功能,以FPGA应用设计为基础,使用Verilog HDL 语言编写并且使用Quartus Ⅱ进行仿真。本设计包含计时模块、译码显示模块,实现设计功能且验收效果良好。
基于FPGA的简易电子钟
【摘 要】
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为了实现简易电子钟的功能,以FPGA应用设计为基础,使用Verilog HDL 语言编写并且使用Quartus Ⅱ进行仿真。本设计包含计时模块、译码显示模块,实现设计功能且验收效果良好。
【机 构】
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大连理工大学城市学院
【出 处】
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电脑知识与技术:学术版
【发表日期】
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2019年4期
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