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介绍了一种S波段低相噪捷变频频率综合器设计方法。由于采用DDS＋PLL的方式使此频率综合器相噪优于-115dBc／Hz@1kHz，跳频时间小于5us。
S波段低相噪捷变频频率综合器设计
【摘 要】
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介绍了一种S波段低相噪捷变频频率综合器设计方法。由于采用DDS＋PLL的方式使此频率综合器相噪优于-115dBc／Hz@1kHz，跳频时间小于5us。
【机 构】
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上海航天804所上海201109
【出 处】
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数字技术与应用
【发表日期】
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2012年11期
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