模拟/数字转换器——A/D转换器在雷达、卫星定位、以及各类电子元器件中有着广泛的应用。被业界认可的A/D转换器是一种全并行结构的,而在A/D转换器中,特别是在闪存结构中,比较器在其中发挥着至关重要的作用,成为了其关键单元。为了满足对比较器速度的要求,以锁存式比较器为结构的大多数超高速比较器应运而生。本论文以TSMC 0.18μmCMOS工艺为基础,设计仿真了一种适用于流水线型ADC的高速比较器。该比较器采用预放大再生锁存结构,由三个子单元组成：前置放大器、锁存比较器、输出放大级。此设计采用Cadence仿真软件进行设计仿真,通过仿真表明：在1.8V工作电压下,可实现传输延时90.5ps,最大误差为±5mV的高速比较器。最后,利用Cadence仿真软件对比较器进行了版图设计,其版图面积为0.0072mm2,并通过了DRC检查与LVS验证。