电荷泵锁相环是模拟及数模混合电路中的一个基本并且很重要的模块，它能跟踪输入信号的相位和频率，并输出相位锁定、低抖动的其他频率信号。它在时钟恢复电路，频率合成等电路中有着广泛的应用。高性能的锁相环设计一直是IC设计领域的难点和热点。本课题采用0.6μmCMOS工艺实现了一种可用于光纤通信SDH系统的电荷泵锁相环(CPPLL)。此锁相环的输入信号的中心频率为155.52MHz，输出信号的中心频率是622.08 MHz，可应用在SDH系统中STM-1和STM-4两个级别速率的通信系统。压控振荡器(VCO)是锁相环电路的核心单元，很大程度上决定了锁相环的性能，因此在设计过程中，压控振荡器采用环形压控振荡器结构，用容性源极耦合差分电流放大器作为其延时单元，可以缩短电路的起振时间，通过对电流源的控制来达到调节频率的目的。电荷泵部分采用一种能消除过冲注入电流和电荷分享以及能对冲放电流进行动态匹配的新型电荷泵，提高系统的稳定性。鉴频鉴相器电路采用动态D触发器(DFF)和延迟电路构成的鉴相器(PFD)，能有效的克服死区，具有高速和低功耗的特点。最后采用SmartSpice仿真软件和0.6μm CMOS工艺参数对该锁相环电路进行了仿真，结果表明此锁相环具有良好的性能参数，达到预期的要求。