【摘 要】
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多核处理器、并行计算、有线通信系统等对于高数据传输速率的应用需求越来越广泛,而在这些应用系统中不可缺少的模块就是高速串行接口。本论文研究并设计了一款高传输速率的
【出 处】
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中国科学院研究生院 中国科学院大学
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多核处理器、并行计算、有线通信系统等对于高数据传输速率的应用需求越来越广泛,而在这些应用系统中不可缺少的模块就是高速串行接口。本论文研究并设计了一款高传输速率的高速串行接口收发器芯片。
本论文从系统结构、电路设计和测试分析几个方面出发,对高速串行接口收发器进行了深入的研究,主要成果如下:①通过对前沿性的高速串行接口系统架构进行总结,根据系统设计要求提出了一款5Gb/s高速串行接口收发器结构。②深入研究高速串行接口接收前端均衡技术,提出了连续时间线性均衡器(CTLE)、连续时间自适应均衡器(CTADE)和混合型连续时间自适应均衡器架构(HCTADE),主要根据频域传输特性,补偿信道对信号的平衰落和频率选择性衰落,降低信号的码间干扰,最后对提出的三种均衡器架构进行了流片验证。③提出了带输入缓冲级的接收端相位插值器结构,通过电阻插值进一步提高相位插值器的线性度。④围绕混合信号的版图布局布线对高速模拟关键信号进行设计,充分考虑实际PCB布局布线对于高速信号的影响,同时对测试板的信号完整性和电源完整性进行了研究,设计出满足一定信号传输特性的测试板。
本论文提出的5Gb/s高速串行接口收发器芯片采用中芯国际65nmCMOS工艺进行流片验证,芯片核心面积为0.756mm2。测试结果表明,高速串行接口芯片可以稳定的传输2.5Gb/s高速码流,恢复出的数据抖动为5.83ps,系统的误码率为10-14;当高速串行接口的数据传输速率为5Gb/s时,恢复出的数据抖动为7.84ps,系统误码率为10-13,同时在5Gb/s传输模式下,该高速串行接口收发器接收端满足PCIExpress2.0抖动要求,接收端灵敏度为100mV。
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