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本文根据阅读器芯片的总体要求,基于SMIC 0.18μm CMOS工艺库,完成了两种数字频率合成器的ASIC设计。其中一种是基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer,DDS);另一种是全数字锁相环(All-Digital PLL,ADPLL)。在DDS芯片设计中,分析了DDS具体应用要求,确定了DDS的系统结构和性能参数,完成了具体子模块的电路设计。其中累加器采用进位链和流水线相结合的方式,提高了工作频率的同时降低了资源占用率;ROM模块应用以正弦函数1/4波形对称性为基础,并结合Hutchison相交分离法的改进压缩算法,压缩率达到49倍,降低了芯片的功耗和面积。基于SMIC 0. 18μm CMOS工艺库完成了DDS芯片的后端物理设计和后仿真。最终,所设计的DDS由Astro生成的版图面积为260×260μm~2,等效两输入门数为1021,平均总功耗为7.79mw,频率分辨率为0.058Hz,输出频率为14.65MHz时,杂散大于70dB,最高输出频率达到100MHz。在ADPLL芯片设计中,电路采用了带有使能控制的环形数控振荡器结构。环形结构分为粗调和精调两部分,具有锁定范围宽、锁定精度高、功耗低的特点,且捕获范围可以根据需要进一步拓宽。与传统锁相环设计不同,本设计基于CMOS标准单元,所有子模块均采用可综合的Verilog HDL代码描述,利于不同工艺间的移植,设计周期和复杂度大大降低。最终,所设计的ADPLL带宽可达72.95MHz-353.66MHz,频率增益为2.47ps,锁定时间小于35个参考时钟周期。输出300MHz时钟时,峰峰值抖动168ps,RMS抖动38.42ps。1.8V电源电压下,DCO功耗范围为0.7mw-1.52mw。最终完成的全数字锁相环版图面积为274μm×274μm,等效门两输入与非门数为4006。