【摘 要】
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随着集成电路工艺尺寸不断的缩小和产业化进程的加快,对芯片的测试要求也越来越高,可测试性设计（Design for Test,DFT）已成为芯片设计中必不可少的一环。扫描测试作为芯片可测试性设计的主要实现方式,对其设计方法的研究显得非常重要,在芯片规模较大时,测试压缩也是扫描测试中需要考虑的重要因素。本文基于一款微处理器（Micro Processor Unit,MPU）芯片子系统模块的扫描测试设计
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随着集成电路工艺尺寸不断的缩小和产业化进程的加快,对芯片的测试要求也越来越高,可测试性设计（Design for Test,DFT）已成为芯片设计中必不可少的一环。扫描测试作为芯片可测试性设计的主要实现方式,对其设计方法的研究显得非常重要,在芯片规模较大时,测试压缩也是扫描测试中需要考虑的重要因素。本文基于一款微处理器（Micro Processor Unit,MPU）芯片子系统模块的扫描测试设计,通过测试控制单元（Test Control Unit,TCU）和分布式从系统控制器（Distributed Slave System Controller,DSC）分别产生扫描测试的控制信号和测试时钟,实现了该子系统模块基于EDT（Embedded Deterministic Test）的自动测试向量生成（Automatic Test Patterns Generation,ATPG）,其中固定故障和跳变延时故障测试覆盖率分别达到了98.15%和88.37%,测试向量数量分别为5312和9054,并对生成的测试向量进行了仿真验证和优化处理。通过研究多时钟域扫描测试的时钟捕获方式,提出了一种针对于多时钟域实速（At-speed）测试的片上时钟（On Chip Clock,OCC）电路结构,实验对比了LOC（Launchoff-Capture）和LOS（Launch-off-Shift）两种扫描捕获模式的测试结果。本文基于ISCAS’89基准电路研究了EDT结构的压缩特性,提出了固定扫描通道和固定压缩率的测试压缩优化方法,优化结果表明,固定故障测试数据体积减少了3.9-6.4倍,测试时间减少了3.8-6.2倍,跳变延时故障测试数据体积减少了4.0-5.4倍,测试时间减少了3.8-5.2倍。同时针对基准电路进行了EDT旁路和低功耗设计,分别生成了旁路模式的测试向量和低功耗模式的测试向量。本文研究内容对芯片的扫描测试设计具有较高的参考价值,所讨论的多时钟域扫描测试方法和时钟产生机制可以作为扫描测试的时钟设计方案,对EDT压缩特性的研究也可以作为扫描测试压缩设计的指导方针。
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