为了保证无线通信系统中信息传输的可靠性,常采用信道编码技术纠正由信道引起的数据传输错误。作为成熟的信道编码,Turbo码因为纠错性能逼近Shannon极限,广泛应用于多种通信标准。在串行Turbo码译码器的设计中,通常基于两个分量译码器相互交换彼此的软信息进行迭代译码。由于能量受限的局限性和迭代译码算法的依赖性,串行译码算法的译码速率和吞吐量均被限制。在并行Turbo码译码器的设计中,译码算法的依赖性减小,但对硬件资源占用变大。为了满足高性能低功耗无线通信的要求,设计一种资源占用较低、译码速率较高的高效并行译码器成为了当今Turbo码研究中的重点与难点问题。在LTE-Advanced标准下,研究了Turbo码的编译码原理,并对其进行概括说明。同时重点介绍了Turbo码常用的最大后验概率（Maximum A Posteriori,MAP）译码算法的理论知识,并对其演变的译码算法进行推导和对比。针对串行译码算法的缺陷,详细推导了完全并行译码算法,通过仿真分析完全并行算法的译码性能。根据并行译码的思路,提出了单指令多数据操作的并行Turbo码译码器结构实现方案,通过对完全并行译码算法中运算方式的改进,该译码器结构实现方案能减少计算资源的占用。其次在单指令多数据操作的并行Turbo码译码器结构中,计算占用的资源有所降低,但在硬件设计方面还能有所改进。基于对状态度量计算方式的思考,进一步提出了合并状态度量计算的并行Turbo码译码器结构实现方案。在实现方案中对前向和后向状态度量的递归计算采取合并策略,将编码网格分成四个独立的单元,利用硬件的多道批处理技术,分别计算出状态度量值和分支度量值。该并行译码器结构实现方案使得总的译码器在资源占用减少的同时,译码性能与完全并行译码算法的性能基本一致。基于对并行Turbo码译码器结构实现方案的探索和讨论,在QuartusⅡ软件上采用Verilog硬件描述语言（Hardware Description Language,HDL）进行模块的逻辑设计,在Model Sim软件上进行时序分析。同时采用Power Play Early Power Estimator对整个译码器和单个算法块的功耗进行估算。与完全并行Turbo码译码器的功耗测试结果对比可知,动态功耗在125MHz频率下降低5.26%;单个算法块的状态度量递归计算资源功耗在25MHz、50MHz、75MHz、100MHz、125MHz频率下最高可降低50%左右。总得来说,对比现有的并行Turbo码译码器结构设计方案,在保证译码性能的前提下,本文设计的并行译码器结构在降低译码器资源占用和功耗等方面具有明显优势。