本文研究了高速串行通信收发器和串行通信中的寄生供电技术;对寄生供电1-WIRE总线的性能进行了改进,把其寄生供电容量由5μA提升到1mA,而数据率由143kbps提升到1Mbps。在高速串行通信收发器的研究中,首先对收发器的系统结构进行了理论研究;探讨了数据电缆的传输模型和均衡器的原理,对锁相环型和过采样型数据恢复电路进行了详细分析,研究了多种鉴频鉴相器和环路振荡器的结构的技术特点。然后,本文研制了一种高速USB2.0收发器,其数据率为480Mbps。为了适应0.13μm混合信号CMOS工艺下器件特性,对于收发器的具体电路结构进行了改进设计;设计了高速电流模式差分比较器来实现幅度检测;设计了前馈式时钟占空比校正电路;在锁相环中应用了改进设计的带窗口使能的鉴相器以使鉴频鉴相器电路结构的可选范围更宽,有利于选择性能优异的鉴频鉴相器结构;设计了模拟连续调整的共模反馈电路用于控制电压的共模电平控制,与开关电容等传统结构相比其电压调整过程更平稳,有效地减小了控制电压纹波导致的压控振荡器输出时钟的抖动。设计中还采用周期灵敏度的概念对于环路滤波器的电容值进行了优化设计,尽量减小环路带宽以减小压控振荡器输出时钟的抖动。电路在SMIC流片后经测试,结果表明规范要求的功能均实现,发送数据抖动（均方根）为53ps,接收误码率小于10^-12,核心电路功耗空闲时为10.8mW,接收时为14.4mW,发送时为42.5mW。芯片面积为1.936mm×1.936mm,其中收发器的面积为900μm×700μm。在串行通信寄生供电技术的研究中,本文深入探讨了1-WIRE的寄生供电机制和数据传输方式,针对1-WIRE的两个重要挑战;仅有5μA的寄生供电容量过小;常速时16kbps,超速时143kbps的数据率过低,提出了崭新的解决方案;本文深入研究了寄生供电原理,针对固定电阻的上拉强度不能调整,从而难以在数据传输和寄生供电两种性能之间取得平衡,本文研制了一种自适应上拉电路,其上拉强度随着信号/电源线的电平而自动调整,从而在不影响数据传输的前提下,寄生供电容量大幅度增加到平均值1mA,峰值10mA,并且新器件保持了对现有1-WIRE从设备的向下兼容性;在此基础上,本文深入研究了数据传输方式,考察发现1-WIRE采用的位异步方式中,每传输一位之前都要传输宽度为1μs的同步脉冲,该脉冲用了传输带宽的大部分,本文据此以包异步方式代替了位异步方式,充分利用了传输带宽,把数据传输速率大幅度提高到了1Mbps,而且新的传输方式下最窄脉冲为1μs,与现有方式的位同步脉冲相同,因此没有占用额外的传输带宽。采用TSMC 0.25μm CMOS工艺设计了原型电路,仿真结果与预期符合。