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在数字通信系统中,信道编码技术是一项关键的物理层技术,而LDPC码作为迄今为止性能最好的纠错码之一,已被证明可以接近容量极限。在2016年11月3GPP RAN1 87次会议,经过深入讨论,LDPC码被3GPP确定为5G移动通信系统中eMBB场景下数据信道的编码方案。面对5G更多样性的应用场景和更高的技术指标,这也就迫切的需要更灵活、更高速与更高效率的编译码器实现。本文针对5G NR标准中LDPC码,在FPGA上完成了可以兼容整套5G LDPC码的编码器和译码器的硬件架构设计与实现。在编码器方面,根据5G LDPC码校验矩阵的结构特性,结合常用编码算法中的单对角校验矩阵编码方法和双对角校验矩阵编码方法,设计了一种针对5G LDPC码的双对角加单对角校验矩阵编码方法;编码器中主要计算操作通过循环移位网络和简单的异或逻辑实现,根据存放在ROM中的相关参数,编码器可实现在线动态配置,实现了一套编码器可兼容整套5G LDPC码。并基于Xilinx ZYNQ-7 ZC706评估板(xc7z045ffg900芯片)的开发平台上完成了设计仿真和上板验证实现,通过优化设计,编码器可以在200MHz的时钟频率下稳定工作,在片上资源消耗较低(LUT消耗5.17%,FF消耗2.02%)的情况下编码器最高吞吐率可达20.365Gbps。在译码器方面,根据Qualcomm、Ericsson、Samsung、ZTE等公司建议的分层并行结构,采用分层最小和译码算法,针对行并行和块并行两种不同的译码器实现架构,完成在FPGA上可兼容整套5G LDPC码的译码器实现;译码器中主要运算都可以通过简单的加/减法器、循环移位网络、数选器和比较器进行实现,译码器也可以在工作时根据外部输入参数进行动态配置,达到一套译码器实现整套5G LDPC码的硬件兼容实现。基于Xilinx ZYNQ-7 ZC706评估板(xc7z045ffg900芯片)的硬件平台,块并行架构的译码器可以稳定工作在150MHz的时钟频率,片上资源中LUT消耗5.59%,FF消耗2.28%,最高吞吐率为124.4Mbps;行并行架构的译码器最高工作频率则为120MHz,此时片上资源消耗情况为:LUT消耗62.5%,FF消耗10.66%,最高吞吐率为1.584Gbps。同时,针对硬件实现时分层译码算法中消息传递的局限性,提出了一种可以有效提高译码器计算单元工作效率的帧间流水线译码策略,可以将每层信息更新的时钟消耗降低到1个时钟周期,采用这种策略,译码器理论上的吞吐率可达30Gbps以上。