近年来,卷积神经网络在处理各项计算任务中效果显著,同时也朝着网络深度加深、卷积核尺寸减小和更改网络结构解决梯度问题的方向飞速发展。作为全卷积神经网络的衍生网络,UNET在图像分割和图像降噪领域效果显著,但是其较深的网络结构在训练和推理过程中对算力和存储的需求巨大。在UNET网络训练过程中可以依赖于高性能的计算集群绕过限制,而在推理过程中则会受到诸如计算精度、速度与存储空间等方面的限制,高性能计算集群显然无法满足。使用FPGA对UNET的推理过程进行计算加速,不仅能够满足复杂的推理环境,还能够充分发挥FPGA的高速、高能效比和高灵活性的特点。本文首先介绍了UNET网络的组成部分,并针对硬件计算特点对原始的UNET做了适度的修改。通过使用Tensor Flow开源网络框架训练UNET,并对获得的参数做移位定点量化,使其可用于硬件加速器推理过程。其次考虑到FPGA平台可提供用以乘法的DSP数量有限,能够降低乘法数的快速卷积算法被引入到本文工作中。针对使用的Winograd快速卷积算法的特点,采用了针对转换和反转换过程的快速实现硬件方案,并讨论了不同数据的转换方式。通过对Winograd的循环过程的研究和优化,提高计算并行度的方向被确定,同时通过循环交换来提高读写数据的性能。针对片内外数据交互,研究了不同的数据复用模式下DRAM的访问量,对使用快速卷积算法的UNET网络确定了最小化DRAM访问的数据复用模式。最后,根据上述工作,本文提出了一种使用快速卷积算法的UNET网络硬件加速器IP。IP的并行度可根据资源使用情况实现可配置化,同时内部包含的计算单元在不同层的工作任务中得以复用。专用的存储分块和基于流水线的设计,提高了加速过程的计算效率,最终体现在加速器推理时间和推理功耗的降低。本文提出的加速器IP使用硬件描述语言实现,部署在ZC706评估套件上,并进行了UNET网络推理加速实验。实验证明,使用了快速卷积算法的加速器IP推理时间约为3.66s,功耗为22.936W,平均算力可达55.6269GMAC/s（等效值）。与之相比,在同样的推理任务下,CPU平台的推理时间为FPGA加速器的3.15倍,GPU平台的能耗比仅为FPGA加速器的一半。这证明FPGA加速器IP达到了对计算加速的目的。最后针对该加速器IP做了资源的数学建模,并分析了设计的可改进方向。