随着集成电路技术,信号处理技术的快速发展,数字信号处理器的功能越来越强以及电路的规模越来越大,使得当前数字信号处理器的测试面临着严重挑战。如何合理地对数字信号处理器进行可测性设计、产生测试程序和采用何种验证测试平台对其进行验证测试成为数字信号处理器设计的核心问题之一。 本文作者以浙江大学16位定点数字信号处理器—MD16的验证测试工作基础,针对数字信号处理器的可测性设计、测试程序产生和软硬件协同验证测试平台设计等展开论证,力求建立一套面向数字信号处理器的验证和测试方法,以便能够使数字信号处理器变得可测、易测;同时能够提高数字信号处理器的测试覆盖率和速度,从而缩短产品的上市周期。 本文的主要内容和创新如下: 提出了一种基于IEEE1149.1 JTAG接口协议基础上的EICM(Embedded In-CircuitModule)设计方法。通过增加指令和扫描链,同时通过TAP模块控制把串行输入转换成并行输出,采用基于并行访问的方法对DSP处理器的寄存器文件和片上存储器单元进行读写操作,减少了扫描时间,且减少了扫描链对关键路径时延的影响,实现了片上EICM模拟模块。 采用了基于指令树模型遍历的方法产生指令集测试程序,提高了指令集测试的覆盖率,保证了DSP数据通道和功能单元的正确性;采用了基于状态机转换路径的方法产生异常测试程序,保证了状态机测试的覆盖率,为流水结构DSP处理器的几个难点如数据竞争、异常处理的测试提供了一种解决办法;采用了基于应用目标的应用程序测试方法,采用这种方法,能够根据设计目标,对被测处理器的功能、性能进行全方位的评价,同时能够为用户提供了相应的解决方案,加速产品的上市速度。 根据DSP处理器的不同验证和测试要求,研制了一种可重用的软硬件协同验证和测试平台。采用可配置IP模块和总线结构,实现了硬件平台可配置性和可重用性;采用嵌入式模拟模块,提供了断点、单步、跟踪等调试手段,实现了实时的验证测试功能;采用分层的方法设计软件平台,实现了软件平台的可配置性。采用本平台,不仅能够对MD16处理器进行功能单元、系统级的验证测试,同时还能进行原型芯片的系统级测试。 提出了一种采用阶层式结构的可测性设计方案,为SoC芯片的可测性设计提供了一种方法。通过在顶层TAP指令寄存器中定义选择和选择无效指令,在测试带测试机制IP模块时,减少了对顶层TAP控制器状态的影响,从而保证了它的稳定性;在测试不带测试机制IP模块时,通过增加调试指令和目标选择指令,以及采用并行访问方式访问被测单元,增加了测试灵活性,明显地减少了测试时间。 MD16原型芯片已完成测试,芯片在核心电压1.8V的情况下,其最高工作频率为162MHz,功耗为1.1mW/MHz。