随着5G、人工智能、物联网等领域的兴起以及半导体工艺技术的不断提升,传统的电压域ADC（Analog-to-Digital conversion,ADC）面临等比例缩减带来的巨大挑战。因此,非电压域ADC的转换机理和结构得到了越来越多的关注,特别是时间域ADC与电子干涉式ADC。这两种结构的ADC分别在功耗与速度方面较传统的电压域ADC具有明显优势,其中时间域ADC能够更多地利用数字电路实现,由此可以更充分地利用工艺发展所带来的好处。目前这两种结构中存在的主要问题是误差带来的非线性使得动态范围受到很大的限制。本文首先介绍了时间域ADC的工作原理,系统分析了其内部的误差来源。根据VTC（Voltage-to-Time Converter,VTC）模块与TDC（Time-to-Digital Converter,TDC）模块的误差特点,分别提出了以下改善动态范围的措施:（1）提出分段校准的思路,利用码密度测试校准方法,分段对延时链进行误差的提取和补偿;（2）拓展TDC的码密度测试算法,将之用于VTC非线性的校准;（3）基于误差的随机性,采用了一种DEM（Dynamic Element Matching,DEM）架构,在每个延时模块处放置多个延时单元,每次量化时随机选择一个延时单元接入到延时链中,从而使得误差平均化,实现打散谐波提高SFDR的目的;（4）同样利用误差的随机性,提出构建循环延时链以支持时间信号输入位置随机化的方法,实现打散非线性谐波,提高SFDR。针对LC干涉式ADC,本文分析了干涉原理,建立了仿真模型,推导了晶格格点处的电压表达式;提出通过控制干涉信号源的初始相位,达到打破干涉图案的中心对称性从而增加有效量化信息的方法;对电路误差进行了建模,评估了误差对ADC性能的影响。基于MATLAB/Simulink和Cadence进行了仿真验证。对于4位、1.25GS/s的时间域ADC,当f_in=600MHz时,分段式码密度校准可以将ENOB（Effective Number Of Bits,ENOB）从2.78bits提升到3.76bits,SNDR（Spurious Free Dynamic Range,SFDR）提升了5.9d B;基于码密度测试校准VTC的非线性误差,可以将ENOB从2.04bits提升到3.95bits;DEM方法和随机化循环延时链可以将谐波打散至噪底上,其中DEM设计设计方法可以将SFDR（Spurious Free Dynamic Range,SFDR）从25.19d B提高到35.04d B。基于65nm CMOS工艺设计了16×16的LC阵列干涉电路,干涉信号源的输入幅值为50m V且C₀=8.9f F,L₀=64p H时,输出干涉电压在8m V～160m V间变化,且改变干涉信号源的初始相位后可以观测到干涉图案呈现出明显的非对称的多样性,有利于后续的量化和编码。