随着集成电路设计水平的不断发展,系统集成度不断提高,系统芯片（System-on-a-Chip,SoC）随之出现,电路结构的复杂度、集成度都提升到了一个新的阶段。但与之对应的是测试的数据量急剧增加、测试时间变长、测试功耗升高。而自动测试设备（Automatic Test Equipment,ATE）的内存深度和带宽有限,导致了测试的整体成本居高不下。若通过迭代升级设备来优化性能,将使测试成本进一步攀升。为了解决这一测试上的难题,业界展开了深入研究,其中测试数据压缩是最有效的方法之一。采用测试数据压缩技术可以将测试数据量极大程度地减少,同时显著缩短测试时间、减少测试功耗。测试数据压缩时需要面对数据量大、数据无明显规律、不同电路压缩效率各不相同的问题。针对以上问题,本文从基于编码的测试数据压缩方法出发,详述SoC测试的基础及相关理论,介绍了测试的主要原理、结构和标准,阐述了可测试性设计的概念和分类,介绍了SoC测试的几种不同类型,分析了几种测试数据压缩的经典方法。最后根据元胞自动机的相关理论,在Variable-Tail编码的基础上,利用元胞自动机规则多变、硬件开销小的特点,提出了一种基于元胞自动机变换的综合性测试数据压缩方法。首先采用元胞自动机产生的随机向量数组作为依据,通过穷举法寻找测试集处理的最佳变换规则,将原始测试集拆分为主分量集和残存集两部分,其中主分量集可由集成在电路上的细胞自动机的硬件生成,残存集可由原始测试向量集和主分量集进行异或操作得到。随后利用残存集中大量长游程的特点,对残存集进行编码压缩。最后通过实验并分析元胞自动机向量的生成特点,去除部分低维的无效规则,将方案进一步优化,缩短测试用时,提升整体的压缩效率。本论文基于Min Test测试集,利用C语言编写程序,在ISCAS-89标准电路中进行压缩实验。实验结果表明,所提出的压缩方案与传统及其改进方案相比,针对电路的平均压缩率更高,并且对于无关位占比较少,复杂度较高的电路具有较高的压缩率。