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与传统的奈奎斯特ADC相比，Sigma-Delta ADC具有高精度、低速度的优势。Sigma-DeltaADC的发展离不开过采样和噪声整形两大技术的支持。采用过采样技术将噪声推至信号频带以外，采用噪声整形技术提高信噪比。Sigma-DeltaADC由Sigma-Delta调制器和数字抽取滤波器组成，而过采样技术和噪声整形技术在使得Sigma-Delta调制器结构变得越来越简单的同时却也加大了对数字抽取滤波器的性能要求，后级的数字抽取滤波器不仅要将带外噪声滤除掉，还要对调制器的输出进行降采样。同时，数字滤波器也是整个芯片中消耗功耗和面积最大的部分。因而对抽取滤波器的研究具有十分重要的意义。本文是基于14bit、128倍过采样率的调制器进行滤波及降采样的设计。目标是对调制器的输入信号进行128抽取，输出为奈奎斯特频率。设计要求每一级滤波器的通带波纹要小于0.01dB，阻带衰减要大于110dB，输出精度不小于14bit。首先对Sigma-Delta调制器的原理、过采样和噪声整形技术进行分析研究，针对调制器的结构特点选择了合适的滤波器结构对其进行降采样及滤波。为了降低芯片面积及功耗，选取了多级滤波器作为整个抽取滤波器的结构。针对第一级滤波要大幅度降低采样频率的要求，选择CIC滤波器作为第一级；为了弥补第一级CIC的通带衰减及再进行一倍降采样，第二级选取了CIC补偿滤波器；第三级要将最终输出信号降低至奈奎斯特频率输出，选用半带滤波器，它属于FIR滤波器，并且本身还有一半的系数为零，结构简单，符合本设计的要求。在搭建好抽取滤波器的同时，使用Matlab对其进行建模仿真，从理论上验证了其可行性。为了将其在硬件电路中实现，选用Verilog代码编码，并通过ModelSim仿真验证了代码的正确性；通过ASIC后端设计保障了最终电路的硬件实现。在ASIC实现阶段，着重分析了静态时序的问题，对时序路径的起点和终点定义以及时序路径的建立时间和保持时间的分析做了详细的说明，并且针对容易出现时序违例的路径进行了详细的分析，提出当出现时序违例工具不能解决时怎样手动修改的方案。最后将生成的版图导入到Virtuoso中，经过DRC及LVS规则检查确保所设计的滤波器没有违规后最终生成版图（layout）。本文使用到的工具有Matlab（Version R2010a），ModelSim（Version6.2b），Synopsis的Design Compiler（Version D-2010），Formality（Version B-2008），Cadence的Encounter（Version6.20），Virtuoso（Version6.1.4）等。采用工艺为0.35μm。