【摘 要】
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去块效应滤波在有效改善图像质量和压缩效率的同时,也引入了极大的计算复杂度,另外去块滤波过程需要从片外存储器读取待滤波的数据并将滤波后的数据写入片外存储器,这对于读
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去块效应滤波在有效改善图像质量和压缩效率的同时,也引入了极大的计算复杂度,另外去块滤波过程需要从片外存储器读取待滤波的数据并将滤波后的数据写入片外存储器,这对于读写时钟有很高的要求,为了改善去块滤波提出了一种基于FPGA的改进的滤波算法。相对于基本的滤波方法,可以尽快得到滤波结果,减小片内缓存的中间数据量,同时减少整个滤波过程所需要的时钟周期数,采用5级流水线电路结构,具有较高的数据吞吐量,整个设计划分为多个功能模块,全部采用Verilog HDL硬件描述语言实现,通过matlab和modelsim联合仿
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