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本文介绍一种由2个ACS电路组成(2,1,m)卷积码的部分并行维特比译码器的实现方案,实验结果表明,该方案在硬件实现上比较简单,对(2,1,6)卷积码译码时,译码速率可达147kb/s。
2ACS部分并行维特比译码器的实现
【摘 要】
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本文介绍一种由2个ACS电路组成(2,1,m)卷积码的部分并行维特比译码器的实现方案,实验结果表明,该方案在硬件实现上比较简单,对(2,1,6)卷积码译码时,译码速率可达147kb/s。
【机 构】
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西安电子科技大学信息工程系,西安电子科技大学信息工程系
【出 处】
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西安电子科技大学学报
【发表日期】
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1990年01期
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