由于集成电路的快速发展,集成电路所采用的工艺尺寸不断缩减,集成电路所集成的晶体管数也在随之急剧增加,所需要的时钟频率也大幅增加,因此随之而来也伴随着功耗的迅速增长。近年来,电子穿戴技术的应用越来越广泛,发展速度突飞猛进,造成集成电路的小型化、集成度以及低功耗要求也越来越高。作为数字集成电路的基本组成单元,触发器广泛存在于大规模数字集成电路中。相关研究表明时序电路的时钟功耗在数字集成电路总功耗中是占有很大比重的。在超大规模集成电路中,时钟系统主要由时钟树电路和时序电路组成。因此,在超大规模集成电路设计中,对于低功耗触发器的研究是非常必要的。影响CMOS电路的功耗的因素主要包括:电源电压、时钟信号频率、节点电容以及输入信号的开关活动性等。现有的低功耗技术实现方法主要包括:时钟门控技术、降低电源电压、采用更小的工艺尺寸、减少电路的冗余跳变等。时钟门控技术的工作原理是关断暂时不工作的电路。电源电压由于和具体的工艺尺寸相关,一旦集成电路所采用的工艺尺寸确定了下来,电源电压的大小不可以随意改变,另外一种能够有效降低电路功耗的方法就是尽可能地减少电路中的冗余跳变。由于毛刺广泛存在于数字电路系统中,本文提出了一种能够抗毛刺的低功耗双边沿触发器,其整体思路是采用了C单元成功地阻塞了电路的输入毛刺,减少了电路中的冗余跳变,减少了电路的总功耗,又实现了双边沿触发的功能。双边沿触发器较单边沿触发器的优势是,在实现相同电路功能的情况下,双边沿触发器采用的时钟频率只有单边沿触发器的一半,能够大大减小时钟树的功耗。电路设计需要权衡电路的面积开销和功耗开销,本文中采用了功耗延迟积、面积开销以及时钟树功耗等参数来比较电路的性能,这在一定程度上是相对比较公平的。本文通过使用HSPICE软件全面仿真了提出的电路结构和相关的电路结构,大量的仿真实验结果比较表明,本文提出的双边沿触发器能够有效屏蔽毛刺对电路产生的影响,该双边沿触发器在功耗、延迟、面积开销之间取得了良好的折中,和其他5种双边沿触发器相比较,本文提出双边沿触发器的总功耗平均降低了40.8%~72.6%,有毛刺情况下的总功耗平均降低了70.1%~70.2%,仅仅增加22.9%的平均面积开销、5.9%~6.8%的平均延迟开销。