极化码(Polar Code)是一个码长无限大时在独立B-DMC(二进制对称输入无记忆信道)中可以达到信道容量的一种编码方案,这是无线通信领域的重大突破。而且极化码与其他的信道编码方案相比,具有更低的复杂度,更适合应用于硬件上。目前,在应用中大多采用串行抵消(Successive Cancellation,SC)译码算法,但是这种算法延迟较高,还不能满足将来对系统吞吐率和低延迟的要求。本文就如何降低极化码在硬件上的复杂度以及译码延迟,进而提高系统吞吐率展开研究。本文首先对极化码编码和译码算法进行分析和讨论,在此基础上对其编码器和译码器的模块化进行硬件结构设计。完成编译码器的硬件描述文件之后,利用软件平台对其进行逻辑综合以及仿真,以证实其功能的正确性以及可靠性。最后通过硬件完成电路原型验证,确定设计电路的正确性以及可实施性。本文的主要工作内容如下:1、完成极化码的编码器设计与实现。极化码的编码器码长N=1024,通过蒙特卡洛算法确定固定比特和信息比特的位置,通过比特混合、生成矩阵变换、反序重排得到经过极化码编码后的码字,并完成输出。2、实现SC译码器。在本文中,提出极化码译码器的五种结构:FFT结构、树形结构、线型结构、半并行结构和重叠结构。树形结构基于FFT结构进行改进,相比FFT结构,其所消耗的硬件资源和复杂度都要大幅下降;而线型结构又在树形结构的基础上,进一步改进,通过增加一些选择器,减少1/2的计算单元。半并行结构与重叠结构相比于线型结构,其资源利用率以及吞吐率都有所提高,但是前者容易在计算过程中引起资源冲突,后者则是有比较高的复杂度。所以,经过性能比较之后,选择线型结构来进行译码器的硬件实现。SC译码器主要包括中心控制模块、对数似然比计算模块以及部分和模块。中心控制模块主要负责译码过程中数据传送时序,保证数据运算与传输过程中不起冲突;对数似然比模块主要负责LLR的计算;部分和模块负责对已译出比特的部分和计算及反馈。3、设计与实现SCL译码器。相较于SC译码器,SCL译码器增加一个路径计算排序模块,该模块主要负责路径度量值计算以及排序,并将结果反馈给控制模块。此外,基于软件“从左往右”的思想对部分和模块进行优化,有效减少反馈次数,降低计算时延,减少硬件复杂度。实验证明,SCL译码器在50MHZ的时钟频率下,资源占用仅有3.32%,吞吐率达到206Mbps。