【摘 要】
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随着人工智能物联网应用逐步兴起,密码技术作为保障物联通信的有力工具,愈发受到国内外研究人员和业界的重视,相应地对密码算法实现方案提出新的要求。然而,纯软件实现方案满足灵活性要求且硬件成本低,但算法执行速度慢,而专用集成电路实现方案极大提升算法性能同时也付出高昂硬件成本和灵活性低的代价,这两种常见的密码实现方案都未能兼顾灵活性、性能和成本。为此,本文提出基于RISC-V架构的密码协处理器实现方案,针
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随着人工智能物联网应用逐步兴起,密码技术作为保障物联通信的有力工具,愈发受到国内外研究人员和业界的重视,相应地对密码算法实现方案提出新的要求。然而,纯软件实现方案满足灵活性要求且硬件成本低,但算法执行速度慢,而专用集成电路实现方案极大提升算法性能同时也付出高昂硬件成本和灵活性低的代价,这两种常见的密码实现方案都未能兼顾灵活性、性能和成本。为此,本文提出基于RISC-V架构的密码协处理器实现方案,针对信息安全领域混合加密场景,整体加速分组密码、序列密码、公钥密码和散列算法,以折中的硬件成本提高密码计算效率和完善密码加速范围。主要研究内容如下:1)针对现有研究密码运算单元拓展难度大的问题,基于一款开源RISC-V处理器研究密码协处理器简易高效扩展方法。2)针对现有研究密码运算单元通用性不足,分析多种密码算法的实现流程和运算特点,从中提取出五种需要加速的耗时运算。硬化大数模乘、字节替换、置换、散列复合运算和串行异或五种计算密集型运算,针对运算特点设计10条密码专用指令。3)重点优化大数模乘实现方案,采用部分进位保留加法器思想改进高基Montgomery模乘算法,提出基于SCSF乘加器实现的高性能模乘器电路设计,着重提高公钥密码计算效率。在Xilinx Artix-7系列的Nexys Video FPGA开发板下,对密码协处理器进行验证测试。评估结果显示,与软件实现方案相比,本文设计的密码协处理器对AES、DES、SM4、SHA-1和A5-1算法加速比是2.94~26.8倍;与专用集成电路实现方案相比,仅用其15.18%的硬件资源能够实现其27.48%的RSA加密性能,充分说明本设计在算法灵活性、成本和性能三方面具备一定的综合优势。
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